Bonjour, Je travaille sur un projet du CNRS et je voudrais savoir si Alliance serait capable de prendre en charge la partie Design VHDL d'un FPGA. C'est a dire s'il utilise les formats standards d'import/export comme EDIF, s'il est capable de récupérer les infos après routage dans le FPGA. Il s'agit de la famille ACTEL pour laquelle les outils de synthèse VHDL exitent (Designer Lite) mais pas d'éditeur ni de simulateur. Peut-être connaissez-vous d'autres outils gratuits ou peu onéreux qui pourraient prendre en charge ce travail. Merci d'avance pour votre réponse.