Production d'un ASIC à partir du VHDL avec Alliance

par Samuel GOUET et Olivier HUET
Etudiants à l'IUP au Mans

Introduction

Prérequis
Les différents shells
Les pages de manuel
Les fichiers PostScript
Les variables d'environnement
L'éditeur GNU Emacs
Les Makefiles
Installation et utilisation
Avertissement
Étapes d'installation
Avant l'utilisation
Vérification du bon fonctionnement
Note importante
Désinstallation
Tutorial addaccu
Generation du composant par synthèse VHDL
Présentation générale du processus de conception
Préparation à la compilation d'addaccu
Schéma général de la synthèse VHDL
Optimiseur (bop)
Mapping sur les cellules standards (scmap)
Routage du noyau (scr)
Création de l'anneau (genlib)
Routage noyau-anneau (ring)
Mapping dans une technologie particulière (s2r)
Série de tests
Préliminaires sur la simulation (asimut)
Simulation initiale
Vérification des netlistes physiques (lynx,lvx)
Retour aux origines: utilisation du prouveur formel (proof)
Problèmes potentiels et solutions
Simulation
Optimisation logique (bop)
"mapping" vers les cellules standard (scmap)
Routage (scr)
Utilisation de genlib et pads
Obtention de la couche "physique" avec les pads
Extraction de la netlist, et retour au vhdl
Couche physique réelle
Notre module d'automatisation de la synthèse d'un ASIC

Notre circuit
Description détaillée
Contraintes
Les organismes à contacter

Conclusion

 



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