Conclusion sur le projet Alliance
Exposons d'abord les résultats principaux du projet:
- Le diviseur de fréquence a été généré à partir d'un source VHDL
et a été testé entièrement et avec succès pendant toute la phase de sa
conception. Si les tutoriels d'Alliance ne nous ont ont pas induits
en erreur, on a probablement une description du circuit bon pour
partir à la fonderie.
- Nous avons conçu un modèle d'automatisation des procédures qui
permet de ne se pencher que sur la conception de ce qui n'est pas
automatisable.
On énumère maintenant les choses que nous avons découvertes et qu'il
faudrait explorer:
- Possibilités de mapper avec fpmap les fichiers VHDL vers un
format compatible avec les outils Xilinx pour faire des tests sur un
X4000.
- L'utilisation du format de fichier 'fsm'. Il s'agit d'un format
dédié à la conception de machines d'états finis et est en fait une
entité VHDL composée de deux process.
- Le calcul des largeurs des signaux vdd et vss (voir fichier .inf)
qui s'expriment en unités LAMBDA (voir masi.ps). Ces largeurs sont
fonctions de l'importance du circuit. Nous avons mis une valeur(80) en
nous basant sur les valeurs trouvées dans les tutoriels et qui semble
suffisante.
- utilisation de l'analyseur temporel tas.
- utilisation des outils spécifiques pour créer des ROMs(grog),
RAMs(rage), barrels shifter (bsg), ...
- Les informations du formulaire à remplir sont très techniques
et nécessitent des explications.
Alliance Web Site © 1997, 2002 ASIM/LIP6/UPMC,
page maintained by Czo [Olivier Sirol]
, last updated on 26 May 2000.