Bonjour, nous avons un problème "crucial" qui se pose. les différentes cellules de padlib prennent en entrée les tensions d'alimentation (vdde,vsse,vddi,vssi) et aussi un signal d'horloge. Pourriez-vous m'expliquer l'utilité de ce signal? Maintenant, le coeur du problème : il nous faut concevoir un circuit d'essai qui n'a pas d'horloge et qui réagira de façon asynchrone sur des fronts montants et descendants de différents signaux d'entrées. En quoi les pads risquent de poser problème? Comment peut-on les contourner? Merci par avance pour votre aide...